-
Notifications
You must be signed in to change notification settings - Fork 0
/
Copy pathcompuertas.fit.rpt
executable file
·689 lines (628 loc) · 66.6 KB
/
compuertas.fit.rpt
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
251
252
253
254
255
256
257
258
259
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
277
278
279
280
281
282
283
284
285
286
287
288
289
290
291
292
293
294
295
296
297
298
299
300
301
302
303
304
305
306
307
308
309
310
311
312
313
314
315
316
317
318
319
320
321
322
323
324
325
326
327
328
329
330
331
332
333
334
335
336
337
338
339
340
341
342
343
344
345
346
347
348
349
350
351
352
353
354
355
356
357
358
359
360
361
362
363
364
365
366
367
368
369
370
371
372
373
374
375
376
377
378
379
380
381
382
383
384
385
386
387
388
389
390
391
392
393
394
395
396
397
398
399
400
401
402
403
404
405
406
407
408
409
410
411
412
413
414
415
416
417
418
419
420
421
422
423
424
425
426
427
428
429
430
431
432
433
434
435
436
437
438
439
440
441
442
443
444
445
446
447
448
449
450
451
452
453
454
455
456
457
458
459
460
461
462
463
464
465
466
467
468
469
470
471
472
473
474
475
476
477
478
479
480
481
482
483
484
485
486
487
488
489
490
491
492
493
494
495
496
497
498
499
500
501
502
503
504
505
506
507
508
509
510
511
512
513
514
515
516
517
518
519
520
521
522
523
524
525
526
527
528
529
530
531
532
533
534
535
536
537
538
539
540
541
542
543
544
545
546
547
548
549
550
551
552
553
554
555
556
557
558
559
560
561
562
563
564
565
566
567
568
569
570
571
572
573
574
575
576
577
578
579
580
581
582
583
584
585
586
587
588
589
590
591
592
593
594
595
596
597
598
599
600
601
602
603
604
605
606
607
608
609
610
611
612
613
614
615
616
617
618
619
620
621
622
623
624
625
626
627
628
629
630
631
632
633
634
635
636
637
638
639
640
641
642
643
644
645
646
647
648
649
650
651
652
653
654
655
656
657
658
659
660
661
662
663
664
665
666
667
668
669
670
671
672
673
674
675
676
677
678
679
680
681
682
683
684
685
686
687
688
689
Fitter report for compuertas
Mon Feb 08 11:58:04 2016
Quartus II Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Incremental Compilation Preservation Summary
6. Incremental Compilation Partition Settings
7. Incremental Compilation Placement Preservation
8. Pin-Out File
9. Fitter Resource Usage Summary
10. Input Pins
11. Output Pins
12. I/O Bank Usage
13. All Package Pins
14. Output Pin Default Load For Reported TCO
15. Fitter Resource Utilization by Entity
16. Delay Chain Summary
17. Pad To Core Delay Chain Fanout
18. Non-Global High Fan-Out Signals
19. Interconnect Usage Summary
20. LAB Logic Elements
21. LAB Signals Sourced
22. LAB Signals Sourced Out
23. LAB Distinct Inputs
24. Fitter Device Options
25. Operating Settings and Conditions
26. Estimated Delay Added for Hold Timing
27. Fitter Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2010 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+-----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+----------------------------------------------+
; Fitter Status ; Successful - Mon Feb 08 11:58:04 2016 ;
; Quartus II Version ; 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition ;
; Revision Name ; compuertas ;
; Top-level Entity Name ; compuertas2 ;
; Family ; Cyclone II ;
; Device ; EP2C5T144C7 ;
; Timing Models ; Final ;
; Total logic elements ; 3 / 4,608 ( < 1 % ) ;
; Total combinational functions ; 3 / 4,608 ( < 1 % ) ;
; Dedicated logic registers ; 0 / 4,608 ( 0 % ) ;
; Total registers ; 0 ;
; Total pins ; 5 / 89 ( 6 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 119,808 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
+------------------------------------+----------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device ; EP2C5T144C7 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Always Enable Input Buffers ; Off ; Off ;
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing ; Off ; Off ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Use Best Effort Settings for Compilation ; Off ; Off ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation ;
+----------------------------+--------+
; Processors ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2 ;
; Maximum allowed ; 1 ;
+----------------------------+--------+
+----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+-------------------------+--------------------+
; Type ; Value ;
+-------------------------+--------------------+
; Placement ; ;
; -- Requested ; 0 / 12 ( 0.00 % ) ;
; -- Achieved ; 0 / 12 ( 0.00 % ) ;
; ; ;
; Routing (by Connection) ; ;
; -- Requested ; 0 / 0 ( 0.00 % ) ;
; -- Achieved ; 0 / 0 ( 0.00 % ) ;
+-------------------------+--------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
+--------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Top ; 12 ; 0 ; N/A ; Source File ;
+----------------+---------+-------------------+-------------------------+-------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Users/alumno/Desktop/practic1/compuertas.pin.
+-------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+---------------------+
; Resource ; Usage ;
+---------------------------------------------+---------------------+
; Total logic elements ; 3 / 4,608 ( < 1 % ) ;
; -- Combinational with no register ; 3 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 0 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 0 ;
; -- 3 input functions ; 0 ;
; -- <=2 input functions ; 3 ;
; -- Register only ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 3 ;
; -- arithmetic mode ; 0 ;
; ; ;
; Total registers* ; 0 / 4,851 ( 0 % ) ;
; -- Dedicated logic registers ; 0 / 4,608 ( 0 % ) ;
; -- I/O registers ; 0 / 243 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 1 / 288 ( < 1 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 5 / 89 ( 6 % ) ;
; -- Clock pins ; 1 / 4 ( 25 % ) ;
; Global signals ; 0 ;
; M4Ks ; 0 / 26 ( 0 % ) ;
; Total block memory bits ; 0 / 119,808 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 119,808 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 26 ( 0 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Global clocks ; 0 / 8 ( 0 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Peak interconnect usage (total/H/V) ; 0% / 0% / 0% ;
; Maximum fan-out node ; A ;
; Maximum fan-out ; 3 ;
; Highest non-global fan-out signal ; A ;
; Highest non-global fan-out ; 3 ;
; Total fan-out ; 9 ;
; Average fan-out ; 0.82 ;
+---------------------------------------------+---------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; A ; 119 ; 2 ; 21 ; 14 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; B ; 17 ; 1 ; 0 ; 6 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
+------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+-------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
; Nands ; 9 ; 1 ; 0 ; 11 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
; Ors ; 4 ; 1 ; 0 ; 13 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
; Xors ; 8 ; 1 ; 0 ; 11 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
+-------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
+-----------------------------------------------------------+
; I/O Bank Usage ;
+----------+-----------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-----------------+---------------+--------------+
; 1 ; 6 / 19 ( 32 % ) ; 3.3V ; -- ;
; 2 ; 1 / 23 ( 4 % ) ; 3.3V ; -- ;
; 3 ; 1 / 23 ( 4 % ) ; 3.3V ; -- ;
; 4 ; 0 / 24 ( 0 % ) ; 3.3V ; -- ;
+----------+-----------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1 ; 0 ; 1 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 2 ; 1 ; 1 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ;
; 3 ; 2 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 4 ; 3 ; 1 ; Ors ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 5 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 6 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 7 ; 10 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 8 ; 11 ; 1 ; Xors ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 9 ; 12 ; 1 ; Nands ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 10 ; 13 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; 11 ; 14 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; 12 ; 15 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; 13 ; 16 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; 14 ; 17 ; 1 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;
; 15 ; 18 ; 1 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ;
; 16 ; 19 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; 17 ; 20 ; 1 ; B ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 18 ; 21 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 20 ; 22 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; 21 ; 23 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 22 ; 24 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 23 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 24 ; 25 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 25 ; 26 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 26 ; 27 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 27 ; 28 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 28 ; 32 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 29 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 30 ; 40 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 31 ; 41 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 32 ; 42 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 33 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 34 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 35 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 36 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 37 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 38 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 39 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 40 ; 43 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 41 ; 44 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 42 ; 45 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 43 ; 46 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 44 ; 47 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 45 ; 48 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 46 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 47 ; 49 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 48 ; 50 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 49 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 50 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 51 ; 52 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 52 ; 53 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 53 ; 57 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 54 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 55 ; 58 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 56 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 57 ; 59 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 58 ; 60 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 59 ; 63 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 60 ; 64 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 61 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 62 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 63 ; 72 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 64 ; 75 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 65 ; 76 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 66 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 67 ; 79 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 68 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 69 ; 80 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 70 ; 81 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 71 ; 82 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 72 ; 83 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 73 ; 84 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 74 ; 85 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 75 ; 86 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 76 ; 87 ; 3 ; ~LVDS41p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 77 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 78 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 79 ; 95 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 80 ; 97 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 81 ; 98 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 82 ; 99 ; 3 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; 83 ; 100 ; 3 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; 84 ; 101 ; 3 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; 85 ; 102 ; 3 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; 86 ; 103 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 87 ; 104 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 88 ; 105 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 89 ; 106 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 90 ; 107 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 91 ; 108 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 92 ; 109 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 93 ; 110 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 94 ; 111 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 95 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 96 ; 112 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 97 ; 113 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 98 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 99 ; 119 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 100 ; 120 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 101 ; 121 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 102 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 103 ; 125 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 104 ; 126 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 105 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 106 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 107 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 108 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 109 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 110 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 111 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 112 ; 127 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 113 ; 128 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 114 ; 129 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 115 ; 130 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 116 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 117 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 118 ; 134 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 119 ; 135 ; 2 ; A ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 120 ; 137 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 121 ; 138 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 122 ; 139 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 123 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 124 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 125 ; 144 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 126 ; 145 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 127 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 128 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 129 ; 148 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 130 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 131 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 132 ; 153 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 133 ; 154 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 134 ; 155 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 135 ; 162 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 136 ; 163 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 137 ; 164 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 138 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 139 ; 165 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 140 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 141 ; 166 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 142 ; 167 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 143 ; 168 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 144 ; 169 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
+----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+----------------------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+----------------------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 0 pF ; Not Available ;
; 3.3-V LVCMOS ; 0 pF ; Not Available ;
; 2.5 V ; 0 pF ; Not Available ;
; 1.8 V ; 0 pF ; Not Available ;
; 1.5 V ; 0 pF ; Not Available ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ;
; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;
; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;
; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ;
; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;
; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;
; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;
; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;
; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;
; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;
; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;
; LVDS ; 0 pF ; 100 Ohm (Differential) ;
; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
; Simple RSDS ; 0 pF ; Not Available ;
; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
; |compuertas2 ; 3 (3) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 5 ; 0 ; 3 (3) ; 0 (0) ; 0 (0) ; |compuertas2 ; work ;
+----------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+---------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+--------------------------------------------------------------------------------+
; Delay Chain Summary ;
+-------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+-------+----------+---------------+---------------+-----------------------+-----+
; Nands ; Output ; -- ; -- ; -- ; -- ;
; Ors ; Output ; -- ; -- ; -- ; -- ;
; Xors ; Output ; -- ; -- ; -- ; -- ;
; A ; Input ; (6) 4400 ps ; (6) 4400 ps ; -- ; -- ;
; B ; Input ; (0) 325 ps ; (0) 325 ps ; -- ; -- ;
+-------+----------+---------------+---------------+-----------------------+-----+
+---------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+---------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+---------------------+-------------------+---------+
; A ; ; ;
; - inst15 ; 0 ; 6 ;
; - inst13 ; 0 ; 6 ;
; - inst14 ; 0 ; 6 ;
; B ; ; ;
+---------------------+-------------------+---------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+--------+------------------------+
; Name ; Fan-Out ;
+--------+------------------------+
; B ; 3 ;
; A ; 3 ;
; inst14 ; 1 ;
; inst13 ; 1 ;
; inst15 ; 1 ;
+--------+------------------------+
+---------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+----------------------+
; Block interconnects ; 5 / 15,666 ( < 1 % ) ;
; C16 interconnects ; 1 / 812 ( < 1 % ) ;
; C4 interconnects ; 4 / 11,424 ( < 1 % ) ;
; Direct links ; 1 / 15,666 ( < 1 % ) ;
; Global clocks ; 0 / 8 ( 0 % ) ;
; Local interconnects ; 0 / 4,608 ( 0 % ) ;
; R24 interconnects ; 1 / 652 ( < 1 % ) ;
; R4 interconnects ; 1 / 13,328 ( < 1 % ) ;
+----------------------------+----------------------+
+--------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements (Average = 3.00) ; Number of LABs (Total = 1) ;
+--------------------------------------------+-----------------------------+
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
+--------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Signals Sourced ;
+---------------------------------------------+-----------------------------+
; Number of Signals Sourced (Average = 3.00) ; Number of LABs (Total = 1) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 1 ;
+---------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+-----------------------------+
; Number of Signals Sourced Out (Average = 3.00) ; Number of LABs (Total = 1) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 1 ;
+-------------------------------------------------+-----------------------------+
+---------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+---------------------------------------------+-----------------------------+
; Number of Distinct Inputs (Average = 2.00) ; Number of LABs (Total = 1) ;
+---------------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 1 ;
+---------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Active Serial ;
; Error detection CRC ; Off ;
; nCEO ; As output driving ground ;
; ASDO,nCSO ; As input tri-stated ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------------------------+
; Operating Settings and Conditions ;
+---------------------------+--------+
; Setting ; Value ;
+---------------------------+--------+
; Nominal Core Voltage ; 1.20 V ;
; Low Junction Temperature ; 0 °C ;
; High Junction Temperature ; 85 °C ;
+---------------------------+--------+
+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
Info: Processing started: Mon Feb 08 11:58:02 2016
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off compuertas -c compuertas
Info: Selected device EP2C5T144C7 for design "compuertas"
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info: Device EP2C8T144C7 is compatible
Info: Fitter converted 3 user pins into dedicated programming pins
Info: Pin ~ASDO~ is reserved at location 1
Info: Pin ~nCSO~ is reserved at location 2
Info: Pin ~LVDS41p/nCEO~ is reserved at location 76
Critical Warning: No exact pin location assignment(s) for 5 pins of 5 total pins
Info: Pin Nands not assigned to an exact location on the device
Info: Pin Ors not assigned to an exact location on the device
Info: Pin Xors not assigned to an exact location on the device
Info: Pin A not assigned to an exact location on the device
Info: Pin B not assigned to an exact location on the device
Info: Timing-driven compilation is using the Classic Timing Analyzer
Info: Timing requirements not specified -- quality metrics such as performance and power consumption may be sacrificed to reduce compilation time.
Info: Starting register packing
Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Extra Info: Started Fast Input/Output/OE register processing
Extra Info: Finished Fast Input/Output/OE register processing
Extra Info: Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density
Extra Info: Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks
Info: Finished register packing
Extra Info: No registers were packed into other blocks
Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
Info: Number of I/O pins in group: 5 (unused VREF, 3.3V VCCIO, 2 input, 3 output, 0 bidirectional)
Info: I/O standards used: 3.3-V LVTTL.
Info: I/O bank details before I/O pin placement
Info: Statistics of I/O banks
Info: I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 17 pins available
Info: I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 23 pins available
Info: I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used -- 22 pins available
Info: I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 24 pins available
Info: Fitter preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Fitter routing operations beginning
Info: Average interconnect usage is 0% of the available device resources
Info: Peak interconnect usage is 0% of the available device resources in the region that extends from location X0_Y0 to location X13_Y14
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info: Optimizations that may affect the design's routability were skipped
Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Warning: Found 3 output pins without output pin load capacitance assignment
Info: Pin "Nands" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "Ors" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "Xors" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Quartus II Fitter was successful. 0 errors, 4 warnings
Info: Peak virtual memory: 218 megabytes
Info: Processing ended: Mon Feb 08 11:58:04 2016
Info: Elapsed time: 00:00:02
Info: Total CPU time (on all processors): 00:00:03