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- I/O MAP MANUAL -
==============================================================================
・Graphics VRAM
G-VRAM は実画面サイズ及び色数によって構造が異なり、合計 512KB の VRAM が分割
されて割り当てられている. ドットの表現は垂直型で、どのモードでも 1 ドットは必
ず 1 ワードで表し、16/256 色表示モードではそのうち下位の 4/8 ビットのみが有効
となる.
X = X coordinate in normal setting mode
Y = Y coordinate 〃
P = Plane number
ADR = Address when accessing (X, Y) point in 65536 color display mode
BIT = 〃 Bit position
Real screen 512 × 512 dots, 65536 color display:
有効ビット 下位 16 ビット
1 ライン 1024 バイト(512 ワード)
ページ 0 $c00000〜$c7ffff
Real screen 512 × 512 dots, 256 color display:
有効ビット 下位 8 ビット
1 ライン 1024 バイト(512 ワード)
ページ 0 $c00000〜$c7ffff
ページ 1 $c80000〜$cfffff
ADR = $c00000＋Y×1024＋X×2
BIT = P×8 〜 P×8＋7 の 8 ビット
Real screen 512 x 512 dots, 16 color display:
有効ビット 下位 4 ビット
1 ライン 1024 バイト(512 ワード)
ページ 0 $c00000〜$c7ffff
ページ 1 $c80000〜$cfffff
ページ 2 $d00000〜$d7ffff
ページ 3 $d80000〜$dfffff
ADR = $c00000＋Y×1024＋X×2
BIT = P×4 〜 P×4＋3 の 4 ビット
Real screen 1024 × 1024 dots, 16 color display:
有効ビット 下位 4 ビット
1 ライン 2048 バイト(1024 ワード)
ページ 0 $c00000〜$dfffff
ADR = $c00000＋(Y＆511)×1024＋(X＆511)×2
BIT = (Y≧512)×8＋(X≧512)×4 〜
(Y≧512)×8＋(X≧512)×4＋3 の 4 ビット
==============================================================================
・Text VRAM
The T-VRAM has a real screen size of 1024 × 1024, fixed to 16 color display,
and a total of 512 KB of VRAM is allocated to 4 planes. The expression of the
dot is a horizontal type, and one word represents the pallet code in each
plane of 16 horizontal dots.
1 line 128 bytes (64 words)
Plane 0 $e00000〜$e1ffff
Plane 1 $e20000〜$e3ffff
Plane 2 $e40000〜$e5ffff
Plane 3 $e60000〜$e7ffff
==============================================================================
・CRT controller
Basically it is a word size port, but access by byte size is also possible.
address size R/W
$e80000 1.w W R00 Horizontal total ┐
$e80002 1.w W R01 Horizontal end position │Horizontal timing control
$e80004 1.w W R02 Horizontal indicates the starting position│
$e80006 1.w W R03 Horizontal indicates the final position ┘
$e80008 1.w W R04 Vertical total ┐
$e8000a 1.w W R05 Vertical synchronization end position │Vertical timing control
$e8000c 1.w W R06 Vertical position │
$e8000e 1.w W R07 Vertical representation of the final position ┘
$e80010 1.w W R08 External synchronization horizontal adjustment : Horizontal position fine adjustment
$e80012 1.w W R09 Raster number : For raster interrupt
$e80014 1.w W R10 X position ┐Text screen
$e80016 1.w W R11 Y position ┘scrolling
$e80018 1.w W R12 X0 ┐
$e8001a 1.w W R13 Y0 │
$e8001c 1.w W R14 X1 │
$e8001e 1.w W R15 Y1 │Graphic screen
$e80020 1.w W R16 X2 │scrolling
$e80022 1.w W R17 Y2 │
$e80024 1.w W R18 X3 │
$e80026 1.w W R19 Y3 ┘
$e80028 1.w R/W R20 Memory mode / display mode control
$e8002a 1.w R/W R21 Simultaneous access / raster copy / fast clear plane selection
$e8002c 1.w W R22 For raster copy operation : raster number
$e8002e 1.w W R23 Text screen access mask pattern
$e80480 1.w R/W Behavior Image capture / fast clear / raster copy control
CRTC R00($e80000):
bit 15 8 7 0
┌───────────────┬───────────────┐
│ │ Horizontal total │
└───────────────┴───────────────┘
水平同期期間×水平表示ドット数
R00 = ───────────────── -1
データ表示期間×8
※最下位ビットは必ず 1 にすること.
CRTC R01($e80002):
bit 15 8 7 0
┌───────────────┬───────────────┐
│ │ 水平同期終了位置 │
└───────────────┴───────────────┘
水平同期パルス幅×水平表示ドット数
R01 = ─────────────────── -1
データ表示期間×8
CRTC R02($e80004):
bit 15 8 7 0
┌───────────────┬───────────────┐
│ │ 水平表示開始位置 │
└───────────────┴───────────────┘
(水平同期パルス幅＋水平バックポーチ)×水平表示ドット数
R02 = ───────────────────────────── -5
データ表示期間×8
CRTC R03($e80006):
bit 15 8 7 0
┌───────────────┬───────────────┐
│ │ 水平表示終了位置 │
└───────────────┴───────────────┘
(水平同期パルス幅−水平フロントポーチ)×水平表示ドット数
R03 = ────────────────────────────── -5
データ表示期間×8
CRTC R04($e80008):
bit 15 10 9 0
┌───────────┬───────────────────┐
│ │ 垂直トータル │
└───────────┴───────────────────┘
垂直同期期間
R04 = ──────── -1
水平同期期間
CRTC R05($e8000a):
bit 15 10 9 0
┌───────────┬───────────────────┐
│ │ 垂直同期終了位置 │
└───────────┴───────────────────┘
垂直同期パルス幅
R05 = ────────── -1
水平同期期間
CRTC R06($e8000c):
bit 15 10 9 0
┌───────────┬───────────────────┐
│ │ 垂直表示開始位置 │
└───────────┴───────────────────┘
垂直同期パルス幅＋垂直バックポーチ
R06 = ─────────────────── -1
水平同期期間
CRTC R07($e8000e):
bit 15 10 9 0
┌───────────┬───────────────────┐
│ │ 垂直表示終了位置 │
└───────────┴───────────────────┘
垂直同期期間−垂直フロントポーチ
R07 = ────────────────── -1
水平同期期間
CRTC R08($e80010):
bit 15 8 7 0
┌───────────────┬───────────────┐
│ │ 外部同期水平アジャスト │
└───────────────┴───────────────┘
CRTC R09($e80012):
bit 15 10 9 0
┌───────────┬───────────────────┐
│ │ Raster number │
└───────────┴───────────────────┘
Vertical sync pulse width + vertical back porch
R09 = ───────────────────────── ＋Raster number
Horizontal synchronization period
= R06 +1 ＋Raster number
CRTC R10($e80014):
bit 15 10 9 0
┌───────────┬───────────────────┐
│ │ X位置 │
└───────────┴───────────────────┘
CRTC R11($e80016):
bit 15 10 9 0
┌───────────┬───────────────────┐
│ │ Y位置 │
└───────────┴───────────────────┘
CRTC R12($e80018):
bit 15 10 9 8 0
┌───────────┬───────────────────┐
│ │ │ X0 │
└───────────┴───────────────────┘
※実画面512×512ドットのモードでは bit 8〜0 までが有効.
CRTC R13($e8001a):
bit 15 10 9 8 0
┌───────────┬───────────────────┐
│ │ │ Y0 │
└───────────┴───────────────────┘
※実画面512×512ドットのモードでは bit 8〜0 までが有効.
CRTC R14($e8001c):
bit 15 8 0
┌─────────────┬─────────────────┐
│ │ X1 │
└─────────────┴─────────────────┘
※実画面1024×1024ドットのモードでは使用されない.
CRTC R15($e8001e):
bit 15 8 0
┌─────────────┬─────────────────┐
│ │ Y1 │
└─────────────┴─────────────────┘
※実画面1024×1024ドットのモードでは使用されない.
CRTC R16($e80020):
bit 15 8 0
┌─────────────┬─────────────────┐
│ │ X2 │
└─────────────┴─────────────────┘
※実画面1024×1024ドットのモードでは使用されない.
CRTC R17($e80022):
bit 15 8 0
┌─────────────┬─────────────────┐
│ │ Y2 │
└─────────────┴─────────────────┘
※実画面1024×1024ドットのモードでは使用されない.
CRTC R18($e80024):
bit 15 8 0
┌─────────────┬─────────────────┐
│ │ X3 │
└─────────────┴─────────────────┘
※実画面1024×1024ドットのモードでは使用されない.
CRTC R19($e80026):
bit 15 8 0
┌─────────────┬─────────────────┐
│ │ Y3 │
└─────────────┴─────────────────┘
※実画面1024×1024ドットのモードでは使用されない.
CRTC R20($e80028):
bit 15 13 12 11 10 9 8 7 5 4 3 2 1 0
┌─────┬─┬─┬─┬───┬─────┬─┬───┬───┐
│ │ │ │ │ COL │ │HF│ VD │ HD │
└─────┴─┴─┴─┴───┴─────┴─┴───┴───┘
│ │ └ SIZE
│ G-MEM
└ T-MEM
bit 12 T-MEM T-VRAM使用モード
%0 : 表示用
%1 : バッファ用
bit 11 G-MEM G-VRAM使用モード
%0 : 表示用
%1 : バッファ用(bit 10〜8 は無効)
(G-VRAM が 65536 色表示時と同じ構造になる)
bit 10 SIZE 実画面サイズ
%0 : 512× 512ドット
%1 : 1024×1024ドット
bit 9〜8 COL 色数モード
%00 : 16色
%01 : 256色
%10 : 未定義
%11 : 65536色
bit 4 HF 水平偏向周波数
%0 : 15.98kHz
%1 : 31.50kHz
bit 3〜2 VD 垂直ドット数
%00 : 256ドット
%01 : 512ドット
%10 : 1024ドット・インタレース(HF=%1の時のみ)
%11 : 〃
bit 1〜0 HD 水平ドット数
%00 : 256ドット
%01 : 512ドット
%10 : 768ドット
%11 : クロック 50MHz モード(Compact XVI 以降のみ)
CRTC R21($e8002a):
bit 15 10 9 8 7 6 5 4 3 2 1 0
┌───────────┬─┬─┬───────┬───────┐
│ │ │ │ │ │ │ │ │ │ │ │
└───────────┴─┴─┴───────┴───────┘
│ │ AP3〜AP0 CP3〜CP0
MEN SA
bit 9 MEN Text screen access mask
%0 : 無効
%1 : 有効
bit 8 SA Simultaneous text screen access
%0 : 無効
%1 : 有効
bit 7〜4 AP3〜AP0
Text screen Simultaneous access target plane selection
%0 : 非選択
%1 : 選択
bit 3〜0 CP3〜CP0
┌ Text screen Raster copy target plane selection
└ Graphic screen High speed clear target page selection
%0 : Unselected
%1 : Choice
CRTC R22($e8002c):
bit 15 8 7 0
┌───────────────┬───────────────┐
│ ソースラスタ │ ディスティネーションラスタ │
└───────────────┴───────────────┘
(転送元) (転送先)
CRTC R23($e8002e):
bit 15 0
┌───────────────────────────────┐
│ マスクパタン │
└───────────────────────────────┘
%0 : データが変更される
%1 : データが変更されない
CRTC 動作ポート($e80480):
bit 15 4 3 2 1 0
┌───────────────────────┬─┬─┬─┬─┐
│ │RC│ 0│FC│VI│
└───────────────────────┴─┴─┴─┴─┘
bit 3 RC テキスト画面ラスタコピー開始
%0 : 停止
%1 : 開始
bit 1 FC グラフィック画面高速クリア開始
%0 : 停止
%1 : 開始
※高速クリア動作が終了すると自動的に 0 になる.
bit 0 VI 画像取り込み開始
%0 : 停止
%1 : 開始
==============================================================================
・Video controller
address size
$e82000 256.w -- Graphics Palette
$e82200 256.w -- Text Palette, Sprite + BG Palette
$e82400 1.w R0 screen mode
$e82500 1.w R1 priority control
$e82600 1.w R2 ON / OFF control/special priority
Graphic palette($e82000):
グラフィックパレットは 16/256色表示モードと 65536色表示モードでは構
造が異なる.
16色表示:
先頭 16 ワードが使用される. パレットから読み出された値はその
ままカラーコードとして出力される.
256色表示:
先頭 256 ワードが使用される. パレットから読み出された値はそ
のままカラーコードとして出力される.
65536色表示:
テキストパレットや 16/256色表示モードでのグラフィックパレッ
トは 1 ワード単位のカラーコードが色数だけ並んでいるが、65536
色表示モードでのグラフィックパレットはカラーコードを上位/下位
のバイト単位に分割し、それが 256 個飛び飛びに並んだものが二組
(上位/下位)ある.
カラーコード出力時には G-VRAM のデータが上位バイトと下位バイ
トに分割され、それぞれ独立して決定されたのち、合成される.
PH = G-VRAM のデータの上位バイト
PL = 〃 下位〃
CH = 出力されるカラーコードの上位バイト
CL = 〃 下位〃
CH = *(unsigned char)($e82002＋PH×2−PH＆1)
CL = *(unsigned char)($e82000＋PL×2−PL＆1)
address size CH CL
$e82000 1.b -- PL = $00
$e82001 1.b -- PL = $01
$e82002 1.b PH = $00 --
$e82003 1.b PH = $01 --
$e82004 1.b -- PL = $02
$e82005 1.b -- PL = $03
$e82006 1.b PH = $02 --
$e82007 1.b PH = $03 --
……
……
$e821f8 1.b -- PL = $fc
$e821f9 1.b -- PL = $fd
$e821fa 1.b PH = $fc --
$e821fb 1.b PH = $fd --
$e821fc 1.b -- PL = $fe
$e821fd 1.b -- PL = $ff
$e821fe 1.b PH = $fe --
$e821ff 1.b PH = $ff --
($e82000 は PL = $00 の時の CL の値、と読むこと)
テキストパレット($e82200):
テキストパレットとスプライト＋BG パレットは 16 ワードのパレットブロ
ックが 16 個並び、一部共用となっている.
テキストパレットはこのうち先頭のパレットブロック 0 だけが使用され、
パレットから読み出された値はそのままカラーコードとして出力される.
スプライト＋BG パレット($e82200):
テキストパレットと同様だが、パレットブロック 0〜15 の全てを使用でき
る. 使用するパレット番号は、PCG のデータが下位 4 ビットの値となり、ス
プライトスクロールレジスタや BG データエリアのデータが上位 4 ビットの
値となって決定される.
カラーコード
bit 15 11 10 6 5 1 0
┌─────────┬─────────┬─────────┬─┐
│ Green │ Red │ Blue │ I│
└─────────┴─────────┴─────────┴─┘
bit 15〜11 Green 緑成分(0〜31)
bit 10〜 6 Red 赤〃
bit 5〜 1 Blue 青〃
bit 0 I 輝度(0〜1)
1 にすると G、R、B それぞれ +0.5.
VC R0($e82400):
bit 15 3 2 1 0
┌─────────────────────────┬─┬───┐
│ │ │ COL │
└─────────────────────────┴─┴───┘
SIZ
bit 2 SIZ Actual screen size
%0 : 512× 512ドット
%1 : 1024×1024ドット
bit 1〜0 COL 色モード
%00 : 16色
%01 : 256色
%10 : 未定義
%11 : 65536色
※Set the same value as bits 10 to 8 of CRTC R20.
VC R1($e82500):
bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
┌───┬───┬───┬───┬───┬───┬───┬───┐
│ │ SP │ TX │ GR │ GP3 │ GP2 │ GP1 │ GP0 │
└───┴───┴───┴───┴───┴───┴───┴───┘
bit 13〜12 SP スプライト画面の優先順位
bit 11〜10 TX テキスト 〃
bit 9〜 8 GR グラフィック 〃
bit 7〜 6 GP3 四番目に優先順位の高いグラフィック画面のページ番号
bit 5〜 4 GP2 三番目 〃
bit 3〜 2 GP1 二番目 〃
bit 1〜 0 GP0 最も優先順位の高いグラフィック画面のページ番号
※SP/TX/GR は、優先順位を高くする画面から %00/%01/%10 を設定する.
※グラフィック画面が 1 ページの場合、GP3〜GP0 は一組として扱う.
また、2 ページの場合は GP3〜GP2/GP1〜GP0 をそれぞれ一組として扱う.
※GP3〜GP0 設定値
65536色表示 : %1110_0100
256色表示 : %1110_0100(ページ 1 < ページ 0)
%0100_1110(ページ 0 < ページ 1)
16色表示 : %1110_0100(ページ 3 < ページ 2 < ページ 1 < ページ 0)
…
%0001_1011(ページ 0 < ページ 1 < ページ 2 < ページ 3)
VC R2($e82600):
bit 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
┌─┬─┬─┬─┬─┬─┬─┬─┬─┬─┬─┬─┬─┬─┬─┬─┐
│YS│AH│ │ │ │ │ │ │ │ │ │ │ │ │ │ │
└─┴─┴─┴─┴─┴─┴─┴─┴─┴─┴─┴─┴─┴─┴─┴─┘
VHT EXON H/P B/P G/G G/T │ SON TON GS4 GS3 GS2 GS1 GS0
BCON
bit 15 YS ビデオカット
(スーパーインポーズ時でもビデオ画像を表示しない)
bit 14 AH 半透明 : テキストパレット 0
※EXON や H/P 等と無関係に強制的に半透明モードになる.
bit 13 VHT 半透明 : ビデオ画像(カラーイメージユニットで利用)
bit 12 EXON 特殊プライオリティ/半透明モード有効
bit 11 H/P %0 : 特殊プライオリティ選択
%1 : 半透明モード選択
bit 10 B/P %0 : シャープ予約
%1 : グラフィック画面の最下位ビットで領域指定
bit 9 G/G 半透明 : グラフィック画面
bit 8 G/T 半透明 : テキスト/スプライト画面
※グラフィック画面のプライオリティが高い場合のみ有効)
bit 7 BCON ボーダーカラー表示 ON(%1)/OFF(%0) 制御
bit 6 SON スプライト画面 ON(%1)/OFF(%0) 制御
bit 5 TON テキスト画面 ON(%1)/OFF(%0) 制御
bit 4 GS4 グラフィック画面 ON(%1)/OFF(%0) 制御
(実画面1024×1024ドット時)
bit 3〜0 GS3〜GS0
グラフィック画面 ON(%1)/OFF(%0) 制御
(実画面 512× 512ドット時)
※グラフィック画面が 1 ページの場合、GS3〜GS0 の各ビットには全て同じ
値を設定する. また、2 ページの場合は GS3〜GS2/GS1〜GS0 をそれぞれ
一組として扱い同じ組の各ビットには全て同じ値を設定する.
==============================================================================
・DMAC
The HD63450 has four channels, and at X680x0, channels #0, #1, and #3 are
assigned to FD, HD, and ADPCM, respectively. Channel # 2 is released to the
user, so REQ (DMA transfer request signal), ACK (response signal), PCL
(general purpose input signal) etc. are wired in the expansion slot, so
transfer between memory and memory or expansion board is available.
Registers of the DMAC exist for each channel from $e84000 to $40 bytes
at a time. However, GCR (General Control Register) is only in channel #3.
address channel
$e84000 #0 FDD
$e84040 #1 SASI/SCSI
$e84080 #2 IOCS
$e840c0 #3 ADPCM
offset size R/W
+$00 1.b R/W CSR Channel status register
+$01 1.b R CER Channel error register
+$02 1.w ---
+$04 1.b R/W DCR Device control register
+$05 1.b R/W OCR Operation control register
+$06 1.b R/W SCR Sequence control register
+$07 1.b R/W CCR Channel control register
+$08 1.w ---
+$0a 1.w R/W MTC Memory transfer counter
+$0c 1.l R/W MAR Memory address register
+$10 1.l ---
+$14 1.l R/W DAR Device address register
+$18 1.w ---
+$1a 1.w R/W BTC Base transfer counter
+$1c 1.l R/W BAR Base address register
+$20 1.l ---
+$24 1.b ---
+$25 1.b R/W NIV Normal interrupt vector
+$26 1.b ---
+$27 1.b R/W EIV Error interrupt vector
+$28 1.b ---
+$29 1.b R/W MFC Memory function code
+$2a 1.w ---
+$2c 1.b ---
+$2d 1.b R/W CPR Channel priority register
+$2e 1.w ---
+$30 1.b ---
+$31 1.b R/W DFC Device function code
+$32 3.w ---
+$38 1.b ---
+$39 1.b R/W BFC Base function code
+$3a 1.l ---
+$3e 1.b ---
+$3f 1.b R/W GCR General control register
DMAC CSR(+$00):
bit 7 6 5 4 3 2 1 0
┌─┬─┬─┬─┬─┬─┬─┬─┐
│ │ │ │ │ │ │ │ │
└─┴─┴─┴─┴─┴─┴─┴─┘
COC BTC NDT ERR ACT DIT PCT PCS
bit 7 COC Channel operation completion
%0 : Channel operation incomplete
%1 : 〃 complete
bit 6 BTC Block transfer completion
%0 : Block transfer operation incomplete
%1 : 〃 complete
bit 5 NDT Normal device termination
%0 : It is not a device stop due to the DONE signal
%1 : Normal device stop by DONE signal
bit 4 ERR Error bit
%0 : No error
%1 : Error occurred (ERROR CODE bit contains error contents)
bit 3 ACT Channel active
%0 : Channel inactive
%1 : Channel active (active)
bit 2 DIT DONE input transition
%0 : There is no DONE input
%1 : There was a DONE input when the BTD bit of OCR was %1
___
bit 1 PCT PCL transition
%0 : There is no trailing edge of PCL (change from High to Low)
%1 : 〃 There has occurred
___
bit 0 PCS PCL line status
%0 : PCL = Low
%1 : PCL = High
When a bit other than ACT and PCS becomes% 1 once, it remains %1 until %1 is written to that bit or reset is applied.
Especially when the COC, BTC, NDT, ERR, ACT bit is set to %1, the next transfer operation can not be performed, so it is necessary to clear it before use.
DMAC CER(+$01):
bit 7 5 4 0
┌─────┬─────────┐
│ 0 │ ERROR CODE │
└─────┴─────────┘
bit 4〜0 ERROR CODE
%00001: Configuration error
%00010: Operation timing error
%00011: (not used)
%001rr: Address error
%010rr: bus error
%011rr: Count error
%10000: External forced stop
%10001: software forced stop
DMAC DCR(+$04):
bit 7 6 5 4 3 2 1 0
┌───┬───┬─┬─┬───┐
│ XRM │ DTYP │ │ 0│ PCL │
└───┴───┴─┴─┴───┘
DPS
bit 7〜6 XRM External Request Mode
%00 : Burst transfer mode
%01 : (undefined)
%10 : Hold-free cycle steal mode
%11 : With hold 〃
bit 5〜4 DTYP device type
%00 : 68000 Bus type ┐ Dual address mode
%01 : 6800 Bus type ┘
___
%10 : Device with ACK ┐
___ _____ │ Single address mode
%11 : Devices with ACK and READY ┘
* Use in dual address mode (normally% 00).
bit 3 DPS device port size
%0: 8 bit port
%1: 16 〃
bit 1 to 0 PCL peripheral control line
%00: Status input
%01: Status input with interrupt
%10: 1/8 start pulse
%11: ABORT input (forced termination)
DMAC OCR(+$05):
bit 7 6 5 4 3 2 1 0
┌─┬─┬───┬───┬───┐
│ │ │ SIZE │ CHAIN│ REQG │
└─┴─┴───┴───┴───┘
DIR BTD
bit 7 DIR Direction
% 0: Memory → device (MAR -> DAR)
% 1: Device → Memory (DAR → MAR)
bit 6 BTD Multiple block transfer with DONE
% 0: Normal operation
% 1: If there is a DONE input, forcibly transfer the next block
To do
bit 5 to 4 SIZE operand size
% 00: Byte (8 bits)
% 01: Word (16 bit)
% 10: Longword (32 bits)
% 11: No pack size Port size 8 bit byte (8 bit) transfer
bit 3 to 2 CHAIN chaining operation
% 00: No chain operation
% 01: (not used)
% 10: Array chaining
% 11: Link array chaining
bit 1 to 0 REQG request generation method
% 00: Auto request limit speed
% 01: 〃Maximum speed
% 10: External request transfer (by REQ line)
% 11: The first transfer is an auto request
External request transfer from the second onward
* Channel # 0, # 1, # 3 should be used for external request transfer.
DMAC SCR(+$06):
bit 7 4 3 2 1 0
┌───────┬───┬───┐
│ 0 │ MAC │ DAC │
└───────┴───┴───┘
bit 3〜2 MAC Memory address count
%00 : The memory address register is not changed
%01 : Increase memory address register each time transfer is done
%10 : 〃 Decrease
%11 : (unused)
bit 1〜0 DAC Device address count
%00 : Device address register is not changed
%01 : Increase device address register each time transfer is done
%10 : 〃 Decrease
%11 : (unused)
DMAC CCR(+$07):
bit 7 6 5 4 3 2 0
┌─┬─┬─┬─┬─┬─────┐
│ │ │ │ │ │ 0 │
└─┴─┴─┴─┴─┴─────┘
STR CNT HLT SAB INT
bit 7 STR Start Operation
% 1: Start operation
bit 6 CNT Continue Operation
% 0: No continuous operation
% 1: 〃There
bit 5 HLT halt operation
% 0: Cancel pause
% 1: Channel operation pause
bit 4 SAB software abort
% 1: Stopping channel operation
* It is always 0 when reading.
bit 3 INT Interrupt Enable
% 0: Disable interrupt generation
% 1: 〃permission
DMAC MTC(+$0a):
Specify the number of transfer operands.
DMAC MAR(+$0c):
Specify the memory address to be transferred.
DMAC DAR(+$14):
Specify the device address to be transferred.
DMAC BTC(+$1a):
Specify the number of transfer blocks (the number of transfer information tables) in array chain mode.
DMAC BAR(+$1c):
Specify the start address of the transfer information table in the array chain / link array chain mode.
DMAC NIV(+$25):
Specify the vector number to be used for the interrupt generated when CSR ERR is %0.
DMAC EIV(+$27):
Specify the vector number to be used for the interrupt generated when CSR ERR is %1.
DMAC MFC(+$29):
bit 7 3 2 1 0
┌─────────┬─────┐
│ 0 │ │ │ │
└─────────┴─────┘
FC2 FC1 FC0
bit 2〜0 FC2〜FC0
Memory function code
%000: (not used)
%001: User data
%010: User program
%011: (not used)
%100: (not used)
%101: Supervisor data
%110: Supervisor program
%111: interrupt acknowledge
DMAC CPR(+$2d):
bit 7 2 1 0
┌───────────┬───┐
│ 0 │ CP │
└───────────┴───┘
bit 1 to 0 CP channel priority
%00: Highest priority
%01: Second highest priority
%10: 〃
%11: Lowest priority
DMAC DFC(+$31):
(Like MFC)
DMAC BFC(+$39):
(Like MFC)
DMAC GCR(+$3f):
bit 7 4 3 2 1 0
┌───────┬───┬───┐
│ 0 │ BT │ BR │
└───────┴───┴───┘
bit 3 to 2 BT burst time
(Number of DMA clock cycles per burst)
%00: 16 clocks
%01: 32 〃
%10: 64 "
%11: 128 〃
bit 1 to 0 BR Bandwidth Threshold (band occupancy)
%00: 50.00%
%01: 25.00%
%10: 12.50%
%11: 6.25%
*Only affects the channel of the limited speed auto request mode.
· Array chain table structure
offset size
0 4 Memory address # 1
4 2 Number of transferred bytes # 1
6 4 Memory address # 2
10 2 Number of transferred bytes # 2
... ... ...
An arbitrary number of above contents are arranged.
· Structure of link array chain table
offset size
0 4 Memory address # 1
4 2 Number of transferred bytes # 1
6 4 Address of the next table # 1
│
┌───────┘
↓
offset size
0 4 Memory address # 2
4 2 Number of transferred bytes # 2
6 4 Address of the next table # 2
│
… … …
An arbitrary number of contents above are arranged. If the address of the next table is 0, the table ends.
==============================================================================
・Area set
Register for selecting user area / supervisor area of main memory.
All byte size write-only port, can not read.
address size R/W
$e86001 1.b W Area set register
$eaff81 1.b W Extended area set register 0(Corresponds to $200000〜$3fffff)
$eaff83 1.b W 〃 1($400000〜$5fffff 〃)
$eaff85 1.b W 〃 2($600000〜$7fffff 〃)
$eaff87 1.b W 〃 3($800000〜$9fffff 〃)
$eaff89 1.b W 〃 4($a00000〜$bfffff 〃)
Area set register($e86001):
Specify how much memory area from address 0 should be supervisor area in 8 KB units.
Addresses from address 0 to ((set value + 1) × 8192 - 1) are supervisor areas, and a range up to 2 MB (($ ff + 1) × 8192 - 1) can be specified.
0 is set to this register when the main unit is reset.
Extended area set register:
Specify whether to make it supervisor area in increments of 256 KB from the address of $200000.
In the order of bits 0 to 7 of register #0, bit 0 to bit 7 of register #4 in
the order of bit 0 to bit 7, each bit is set in units of 256 KB such as
$200000〜$23ffff, $240000〜$27ffff, ..., $bc0000 to $bfffff correspond.
When the main unit is reset, 0 is set to this register.
If the extension area set register number is R and the bit number is N, the corresponding address is 256 KB from (R + 1) × $ 200000 + N × $ 40000.
※ It is a register added in X68030, but there are some supported extra memory for X68000 (CZ - 6 BEn, PIO - 6 BEn etc).
In addition, even if it supports it, some settings are not initialized at the time of main unit reset.
Xsimm 10 does not correspond to cost reduction.
※ Human68k always uses only $e86001, and even if the memory to be protected exceeds 2MB, it is ignored and remains in the user area.
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・MFP
Multifunction Peripheral MC68901 has 4 timers, 1 channel serial port (USART), and 8 bits general purpose I / O port (GPIP).
The allocation in X680x0 / Human68k is as follows.
Timer A Interrupt by V-DISP (vertical display period) signal
" B Serial port clock generation
" C Cursor blink / FDD control interrupt
" D Interrupt for BG process switching
Serial port keyboard I / O
General purpose I / O port Interruption by various signals
address size R/W
$e88001 1.b R GPIP General purpose I / O register ┐
$e88003 1.b R/W AER Active edge register │ GPIP control
$e88005 1.b R/W DDR Data direction register ┘
$e88007 1.b R/W IERA Interrupt enable register A ┐
$e88009 1.b R/W IERB " B │
$e8800b 1.b R/W IPRA Interrupt pending register A │
$e8800d 1.b R/W IPRB " B │
$e8800f 1.b R/W ISRA Interrupt in service register A │ Interrupt control
$e88011 1.b R/W ISRB " B │
$e88013 1.b R/W IMRA Interrupt mask register A │
$e88015 1.b R/W IMRB " B │
$e88017 1.b R/W VR Vector register ┘
$e88019 1.b R/W TACR Timer A control register ┐
$e8801b 1.b R/W TBCR Timer B " │
$e8801d 1.b R/W TCDCR Timer C & D control register │
$e8801f 1.b R/W TADR Timer A data register │ Timer control
$e88021 1.b R/W TBDR Timer B " │
$e88023 1.b R/W TCDR Timer C " │
$e88025 1.b R/W TDDR Timer D " ┘
$e88027 1.b R/W SCR SYNC character register ┐
$e88029 1.b R/W UCR USART control register │
$e8802b 1.b R/W RSR Receiver status register │ USART control
$e8802d 1.b R/W TSR Transmitter status register │
$e8802f 1.b R/W UDR USART data register ┘
MFP GPIP($e88001):
bit 7 6 5 4 3 2 1 0
┌─┬─┬─┬─┬─┬─┬─┬─┐
│ │ │ │ │ │ │ │ │
└─┴─┴─┴─┴─┴─┴─┴─┘
│ │ │ │ │ │ │ └ ALARM
│ │ │ │ │ │ └ EXPON
│ │ │ │ │ └ POW SW
│ │ │ │ └ FMIRQ
│ │ │ └ V-DISP
│ │ └ Always %1
│ └ CIRQ
└ H-SYNC
bit 7〜0 に GPIP 7〜0 の各信号の状態がそのまま入力される.
bit 7 H-SYNC CRTC の H-SYNC 信号
%0 : 'L'(水平帰線期間)
%1 : 'H'( 〃同期 〃)
bit 6 CIRQ CRTC の割り込み要求信号(ラスタ割り込み)
%0 : 割り込み要求中
%1 : 〃 なし
bit 5 (未使用) 常に %1
bit 4 V-DISP CRTC の V-DISP 信号
%0 : 'L'(垂直帰線期間)
%1 : 'H'( 〃表示 〃)
bit 3 FMIRQ FM 音源 IC の割り込み要求信号
%0 : 割り込み要求中
%1 : 〃 なし
bit 2 POW SW 本体前面の電源スイッチの状態
%0 : 電源スイッチ ON(通常)
%1 : 〃 OFF
bit 1 EXPON EXPON 信号
%0 : 'L'
%1 : 'H'(通常)
bit 0 ALARM RTC ALARM signal
%0 : 'L'
%1 : 'H'(通常)
MFP AER($e88003):
(Like GPIP)
For each signal, set the direction of change in which an interrupt is generated.
%0 : Interrupt occurred when %0 → %1 change
%1 : 〃 %1 → %0 〃
MFP DDR($e88005):
(Like GPIP)
For each signal, set whether to use as input or output.
%0 : input
%1 : output
※For X680x0, it is used as input.
MFP IERA($e88007):
bit 7 6 5 4 3 2 1 0
┌─┬─┬─┬─┬─┬─┬─┬─┐
│ │ │ │ │ │ │ │ │
└─┴─┴─┴─┴─┴─┴─┴─┘
│ │ │ │ │ │ │ └ Timer B
│ │ │ │ │ │ └ sending error
│ │ │ │ │ └ Transmit buffer empty
│ │ │ │ └ Reception error
│ │ │ └ Receive buffer full
│ │ └ Timer A
│ └ CIRQ(GPIP 6)
└ H-SYNC(GPIP 7)
bit 7 CRTC H-SYNC(Horizontal synchronization signal)
bit 6 CRTC Raster interrupt
bit 5 Timer A
bit 4 MPSC receive buffer full (receive data read request)
bit 3 〃 Reception error
bit 2 〃 Transmit buffer empty (transmit data write request)
bit 1 〃 sending error
bit 0 Timer B
Set enable / disable of generation of each interrupt.
%0 : Interrupt generation disabled
%1 : 〃 enabled
MFP IERB($e88009):
bit 7 6 5 4 3 2 1 0
┌─┬─┬─┬─┬─┬─┬─┬─┐
│ │ │ │ │ │ │ │ │
└─┴─┴─┴─┴─┴─┴─┴─┘
│ │ │ │ │ │ │ └ ALARM(GPIP 0)
│ │ │ │ │ │ └ EXPON(GPIP 1)
│ │ │ │ │ └ POW SW(GPIP 2)
│ │ │ │ └ FMIRQ(GPIP 3)
│ │ │ └ Timer D
│ │ └ Timer C
│ └ V-DISP(GPIP 4)
└ (GPIP 5)
(IERA と同様)