A VHDL implementation of the MU0 educational processor.
Diseño desarrollado para la cátedra de Sistemas Digitales 2 de la Factultad de Ingeniería de la Universidad Nacional de Asunción. El mismo esta basado en la arquitectura acumulador diseñada por la Universidad de Manchester (a su vez basada en el SSEM). La información requerida para el desarrollo fue extraída del texto "S. Furber, ARM System-on-Chip Architecture, 2da. Ed. Edinburgo, Addison-Wesley, 2000". También sirvió de inspiración el diseño de Ben Howes (https://github.com/benhowes/VHDL-mu0).
Enfoque de descripción estructural en VHDL. Todas las entidades salvo el testbench son completamente sintetizables. Las pruebas del mismo fueron realizadas sobre Altera Quartus / ModelSim.